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　　第三節 主存儲器

　　存儲器分類，存儲器組成與工作原理，Cache存儲器

　　1.ROM存儲器

　　ROM(Read Only Memory)是只讀存儲器，其內容只能讀出，不能寫入。

　　PROM(Programmable ROM)是可編程只讀存儲器，允許用戶一次性寫入。

　　EPROM(Erasable PROM)是可擦除的可編程只讀存儲器，可通過紫外光照射來擦除其內容，而重新寫入，并可以重復多次。

　　EEPROM(Electrical EPROM)是電可擦除的可編程只讀存儲器，可不從電路板上拔下芯片，利用電信號擦除與寫入。

　　2.SRAM與DRAM

　　靜態隨機存取存儲器SRAM的基本存儲電路利用觸發器存儲信息的原理，通常由6支MOS晶體管構成，工作速度較快而功耗較高;動態隨機存取存儲器DRAM的基本存儲電路利用電容存儲信息的原理，通常由2支MOS晶體管構成，由于電容的漏電而需要經常(約2毫秒)刷新，所以工作速度較慢，但芯片存儲容量大且功耗低。

　　3.存儲矩陣與譯碼驅動

　　設存儲容量為2n，則存儲器的地址線為n條，若直接譯碼驅動，就需要2n個驅動器。為了節省驅動線數，一般將存儲器分成(2n/2)×(2n/2)矩陣，這樣，驅動線就是2×(n/2)條。例如n=12，存儲容量為4096，若直接譯碼驅動，則需驅動線4096條;若采用矩陣式譯碼，則只需驅動線2×26 =2×64=128條。

　　4.PC機的存儲控制信號

　　M/IO———訪問存儲器或外設的控制信號，高電平時表示訪問存儲器。

　　RD———讀信號，低電平時表示讀存儲器。

　　WR———寫信號，低電平時表示寫存儲器。

　　ALE———地址鎖存信號，高電平時將地址鎖存到存儲器中。

　　DEN———數據有效信號，低電平時才打開數據收發器(否則存儲器與數據總線斷開)。

　　DT/R———數據收發控制信號，高電平表示CPU發出數據，低電平表示CPU接收數據。

　　BHE———高8位數據允許信號，低電平表示8位數據總線上的數據是16位數據的高8位。經過總線的控制器后，存儲器讀寫控制信號的名稱會有所變化，例如MRDC是存儲器讀命令，MWTC是存儲器寫命令等。

　　5.存儲器地址選擇

　　一個存儲器通常由若干存儲器芯片組成，為了實現對存儲器的正確尋址，應將存儲器芯片的地址線連到CPU地址線的低位部分，以實現片內尋址;CPU地址線的其余部分應按存儲器地址分布的要求，通過譯碼器對單個芯片進行選擇(產生片選信號CS)。若干為了節省譯碼器件，只用部分高位CPU地址參加譯碼，則會產生地址重疊問題。在實際應用中，應避免兩個以上的地址訪問到同一存儲單元。

　　6.CPU時序與存儲器存取時間的配合

　　CPU進行讀寫操作是按一定的時序進行的，如果存儲器的讀出時間或寫入時間較長，不能滿足CPU時序的要求，則需要在CPU時序中插入等待周期，才能保證對存儲器的正確讀寫。

　　7.高速緩存(Cache)

　　為了使高速的CPU與慢速的主存儲器之間能協同工作，而又不要在CPU時序中插入等待周期，而在CPU與主存儲器之間引入高速緩存(又稱快存)。在快存中存放使用最頻繁的指令和數據，這樣CPU的工作速度得到了保證，從而提高了整個系統的工作速度。為什么不提高整個內存的速度?因為成本太高。目前內存(DRAM)的存取時間是60～70納秒，快存(SRAM)的存取時間是15納秒，而前者的價格是后者的10倍。

　　為了提高快存的工作效率，在CPU中的緩存又分成存取指令和存取數據兩部分，并在CPU芯片外設立二級緩存，奔騰機的一級緩存容量為16KB(存放指令與數據各8KB)，二級緩存容量為256KB或512KB。

　　一、二級緩存合在一起，可使CPU訪問緩存的命中率達到98%，如果數據既不在一級緩存中，又不在二級緩存中，則Cache控制器將從主存中存取數據，并在向CPU傳送數據的同時，修改緩存中的內容。顯然，應保持Cache與主存中數據的一致性，為此，當CPU執行寫操作時，不但要寫入Cache中，還要寫入主存中。

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